สถานะไมครอนและจังหวะปรับปรุง ddr5 มีประสิทธิภาพมากกว่า ddr4 36%

ในช่วงต้นปี Cadence และ ไมครอน จัดสาธิตสาธารณะครั้งแรกสำหรับหน่วยความจำ DDR5 รุ่นต่อไป ในงาน TSMC เมื่อต้นเดือนที่ผ่านมาทั้งสอง บริษัท ได้ให้ข้อมูลอัปเดตเกี่ยวกับการพัฒนาเทคโนโลยีหน่วยความจำใหม่

Micron และ Cadence หารือเกี่ยวกับความก้าวหน้าในหน่วยความจำ DDR5

คุณสมบัติหลักของ DDR5 SDRAM คือความจุของชิปไม่ใช่แค่ประสิทธิภาพที่สูงขึ้นและการสิ้นเปลืองพลังงานน้อยลง DDR5 คาดว่าจะเพิ่มอัตรา I / O จาก 4266 เป็น 6400 MT / s โดยมีแรงดันไฟฟ้าตกที่ 1.1 V และช่วงกระวนกระวายใจอนุญาต 3% นอกจากนี้ยังคาดว่าจะใช้สองช่องสัญญาณอิสระ 32/40 บิตต่อโมดูล (ไม่มี / หรือกับ ECC) นอกจากนี้ DDR5 จะปรับปรุงประสิทธิภาพบัสคำสั่งปรับปรุงรูปแบบการอัพเกรดที่ดีขึ้นและกลุ่มธนาคารขนาดใหญ่ เพื่อประสิทธิภาพที่เพิ่มขึ้น จังหวะการทำงานกล่าวต่อไปว่าการทำงานที่เพิ่มขึ้นของ DDR5 จะช่วยให้แบนด์วิดท์ในโลกแห่งความเป็นจริงสูงขึ้น 36% เมื่อเทียบกับ DDR4 แม้ที่ 3200 MT / s และเมื่อ 4800 MT / s แบนด์วิดท์จริงจะสูงขึ้น 87% เมื่อเทียบกับ DDR4-3200 คุณสมบัติที่สำคัญที่สุดอีกอย่างหนึ่งของ DDR5 คือความหนาแน่นของชิปขนาดใหญ่เกิน 16 Gb

เราขอแนะนำให้อ่านโพสต์ของเราบน Intel Core 9000 series รองรับ RAM สูงสุด 128 GB

ผู้ผลิต DRAM ชั้นนำนั้นมีชิป DDR4 แบบเสาหินที่มีความจุ 16Gb แต่อุปกรณ์เหล่านั้นไม่สามารถส่งสัญญาณนาฬิกาที่ยอดเยี่ยมได้เนื่องจากกฎหมายของฟิสิกส์ ดังนั้น บริษัท อย่างไมครอนจึงมีงานมากมายที่ต้องทำเพื่อรวบรวมความหนาแน่นและประสิทธิภาพ DRAM สูงในยุค DDR5 โดยเฉพาะอย่างยิ่ง ไมครอนเกี่ยวข้องกับเวลาการเก็บรักษาตัวแปรและเหตุการณ์ระดับอะตอมอื่น ๆ เมื่อเทคโนโลยีการผลิตที่ใช้สำหรับ DRAM สูงถึง 10-12 นาโนเมตร เพียงแค่ใส่ในขณะที่มาตรฐาน DDR5 รองรับความหนาแน่นและประสิทธิภาพของงานแต่งงานยังคงมีเวทมนตร์มากมายที่ผู้ผลิต DRAM ทำ

ไมครอนคาดว่าจะเริ่มการผลิตชิป 16Gb โดยใช้กระบวนการผลิต 'sub-18nm' ภายในสิ้นปี 2562 แม้ว่าจะไม่ได้หมายความว่าแอปพลิเคชั่นจริงที่มีหน่วยความจำนี้จะพร้อมใช้งานในปลายปีหน้า Cadence ได้ใช้งาน DDR5 IP (คอนโทรลเลอร์ + PHY) แล้วโดยใช้เทคโนโลยีการผลิต N7 (7nm DUV) ของ TSMC และ N7 + (7nm DUV + EUV)

ด้วยประโยชน์ที่สำคัญของ DDR5 จึงไม่น่าแปลกใจที่ Cadence ทำนายว่าเซิร์ฟเวอร์จะเป็นแอพพลิเคชั่นแรกที่ใช้ DRAM ชนิดใหม่ Cadence เชื่อว่า SoC ของลูกค้าที่ใช้กระบวนการ N7 + จะสนับสนุนซึ่งหมายความว่าชิปจะเข้าสู่ตลาดในปี 2563

แบบอักษร Techpowerup