Tsmc จะผลิตชิป euv n5 สำหรับความหนาแน่นของทรานซิสเตอร์เป็นสองเท่า

วันนี้เรามีรายละเอียดเกี่ยวกับ หกโหนดประสิทธิภาพของ TSMC และห้าเทคนิคการบรรจุ โหนดขยายเป็น 2023 และเทคนิคจะมีตั้งแต่ SoC มือถือถึงโมเด็ม 5G และตัวรับ front-end TSMC มีงานยุ่ง VLSI Symposium เมื่อต้นปีที่ผ่านมาซึ่งแสดงให้เห็นถึงการสร้าง ชิปเซ็ต A72 แบบ คอร์แปดที่สามารถกำหนดความถี่ 4GHz ได้ ที่ 1.20V TSMC ยังแนะนำทังสเตนซัลไฟด์เป็นวัสดุช่องทางสำหรับการนำความร้อนที่ 3nm ขึ้นไป

ชิป 5nm TSMC แรกจะมาถึงในปี 2021

หลังจากการนำเสนอ ของ TSMC ที่ เซมิคอนเวสต์ ในปีนี้ผู้คนที่ วิกิพีเดีย ได้รวมโหนดกระบวนการของ บริษัท และแผนการบรรจุภัณฑ์ แม้ว่า N7 + เป็นโหนดที่ใช้ EUV เป็นครั้งแรกของ TSMC แต่ชิปที่สร้างด้วยเทคโนโลยีนี้ไม่ใช่ซิลิคอนขั้นสูงสุดที่ EUV ใช้

โหนด TSMC 'เต็ม' ตัวแรกหลังจาก N7 คือ N5 ที่ มีสามโหนดกลางที่ใช้ประโยชน์จาก IP และการออกแบบของ N7

เบื้องหลังโหนด N7 เป็นกระบวนการ N7P ของ TSMC ซึ่งเป็นการเพิ่มประสิทธิภาพของอดีตโดยอิงตาม DUV N7P ใช้กฎการออกแบบ N7 เป็นไปตาม IP กับ N7 และใช้ FEOL (Front-end of the-line) และการปรับปรุง MOL (Middle-of-line) เพื่อเพิ่มหรือเพิ่มประสิทธิภาพ 7% ประสิทธิภาพการใช้พลังงาน 10%

เยี่ยมชมคำแนะนำของเราเกี่ยวกับโปรเซสเซอร์ที่ดีที่สุดในตลาด

การผลิตที่มีความเสี่ยงสำหรับโหนด 5nm ของ TSMC หรือที่รู้จักกันในชื่อ N5 เริ่มเมื่อวันที่ 4 เมษายน และรายงานเดียวจากไต้หวันแนะนำว่ากระบวนการจะสิ้นสุดลงในการผลิตจำนวนมากหลังจากปีหน้า (2021) TSMC คาดว่าการผลิตจะเพิ่มขึ้นในปี 2020 และโรงงานได้ลงทุนอย่างมากในการพัฒนากระบวนการเนื่องจาก N5 เป็นผู้สืบทอดที่แท้จริงคนแรกของ N7 ด้วย EUV

ชิปที่ผลิตโดยใช้ N5 จะมีความหนาแน่นเป็นสองเท่า (171.3 MTR / mm²) เช่นเดียวกับที่ทำผ่าน N7 และจะช่วยให้ผู้ใช้ มีประสิทธิภาพมากขึ้น 15% หรือลดการใช้พลังงานลง 30% ด้วย เกี่ยวกับ N7 อย่างไรก็ตามการปรับแต่ง FEOL และ MOL จะเกิดขึ้นใน N5P ผ่านพวกเขา N5P จะปรับปรุงประสิทธิภาพ 7% หรือการใช้พลังงาน 15%

ด้วยวิธีนี้โปรเซสเซอร์และ SoC ของพีซีอุปกรณ์มือถือ 5G และอุปกรณ์อื่น ๆ กำลังเข้าสู่ยุคใหม่ซึ่งจะปรับปรุงประสิทธิภาพของพวกเขาและช่วยให้ประหยัดพลังงานได้มากขึ้น

แบบอักษรของ Wccftech